Компенсация импульсов помех в троичном КМОП мажоритарном элементе на логических элементах И-НЕ при воздействии одиночных ионизирующих частиц

   Представлены результаты моделирования КМОП троичного мажоритарного элемента по 65-нм объемной технологии с мерами по повышению устойчивости к импульсам помех, возникающих при воздействии одиночных ионизирующих частиц. Воздействия на каждый транзистор элемента имитируются средствами TCAD в виде сбора транзисторами заряда с трека частицы. Моделируется сбор заряда с треков с направлением по нормали к поверхности кристалла. Линейная передача энергии на трек составляет 60 МэВ см²/мг. Исследуется КМОП троичный мажоритарный элемент, состоящий только из логических элементов И-НЕ. Применена топология с чередованием транзисторов каскадного соединения логических элементов И-НЕ, что обеспечивает повышение помехоустойчивости при сборе заряда с треков частиц. Этот элемент имеет меньше транзисторов, чем традиционный на логических элементах И и ИЛИ. Он может быть полезен при проектировании мажоритарной логики в 28–65 нм КМОП системах, устойчивых к воздействиям одиночных ядерных частиц.

1. Soft errors in modern electronic systems // M. Nicolaidis, Ed. New York: Springer, 2011. P. 27–54.

2. Hindman N. D., Clark L. T., Patterson D. W., Holbert K. E. Fully automated testable design of fine-grained triple mode redundant logic // IEEE Transactions on Nuclear Science. 2011. V. 58. № 6. P. 3046–3052.

3. Mahatme N. N., Jagannathan S., Loveless T. D., Massengill L. W., Bhuva B. L., Wen S.-J., Wong R. Comparison of combinational and sequential error rates for a deep submicron process // IEEE Transactions on Nuclear Science. 2011. V. 58. № 6. P. 2719–2725.

4. Atkinson N. M., Witulski A. F., Holman W. T., Ahlbin J. R., Bhuva B. L., Massengill L. W. Layout technique for single-event transient mitigation via pulse quenching // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 885–890.

5. Katunin Yu. V., Stenin V. Ya. TCAD simulation of the 65-nm CMOS logical elements of the decoders with single-event transients compensation // in Proc. of 2018 Workshop on Electronic and Networking Technologies (MWENT). Moscow, 2018. P. 1–6.

6. Ramamurthy C., Gujja A., Vashishtha V., Chellappa S., Clark L. T. Muller C-element self-corrected triple modular redundant logic with multithreading and low power modes // in the RADECS-3017 Conference Papers, in IEEE Xplore (Conference Section, RADECS-2017), e-book. 2019. P. 184–187.

7. Warren K. M., Stenberg A. L., Black J. D., Weller R. A., Reed R. A., Mendenhall M. H., Schrimpf R. D., Massengill L. W. Heavy ion testing and single-event upset rate prediction considerations for a DICE flip-flop // IEEE Transactions on Nuclear Science. 2009. V. 56. № 6. P. 3130–3137.

8. Gorbunov M. S., Dolotov P. S., Antonov A. A., Zebrev G. I., Emeliyanov V. V., Boruzdina A. B., Petrov A. G., Ulanova A. V. Design of 65 nm CMOS SRAM for space applications: a comparative study // IEEE Transactions on Nuclear Science. 2014. V. 61. № 4. P. 1575–1582.

9. Garg R., Khatri S. P. Analysis and design of resilient VLSI circuits: mitigating soft errors and process variations. New York: Springer, 2010. P. 194–205.